{"product_id":"digital-logic-design-using-verilog-coding-and-rtl-synthesis-9789811632013","title":"Diseño de lógica digital utilizando Verilog: codificación y síntesis RTL","description":"Introducción.- Diseño de lógica combinacional (Parte I).- Diseño de lógica combinacional (Parte II).- Guías de diseño combinacional.- Diseño de lógica secuencial.- Guías de diseño secuencial.- Diseños complejos usando Verilog RTL.- Máquinas de estado finito.- Conceptos de simulación y diseños basados en PLD.- Síntesis RTL.- Análisis de temporización estática (STA).- Diseño de restricciones.- Diseños de dominios de reloj múltiples.- Diseño de baja potencia.- Diseño RTL para SOCs.\u003cbr\u003e\u003cbr\u003e\u003cb\u003eAutor:\u003c\/b\u003e \u003ca href=\"https:\/\/sureshotbooks-com.myshopify.com\/search?type=product%2Carticle%2Cpage\u0026amp;q=AUTH-10141940\"\u003eVaibbhav Taraate\u003c\/a\u003e\u003cbr\u003e\u003cb\u003eEditorial:\u003c\/b\u003e Springer\u003cbr\u003e\u003cb\u003ePublicado:\u003c\/b\u003e 11\/02\/2022\u003cbr\u003e\u003cb\u003ePáginas:\u003c\/b\u003e 604\u003cbr\u003e\u003cb\u003eTipo de encuadernación:\u003c\/b\u003e Tapa blanda\u003cbr\u003e\u003cb\u003ePeso:\u003c\/b\u003e 1.92lbs\u003cbr\u003e\u003cb\u003eTamaño:\u003c\/b\u003e 9.21h x 6.14w x 1.27d\u003cbr\u003e\u003cb\u003eISBN13:\u003c\/b\u003e 9789811632013\u003cbr\u003e\u003cb\u003eISBN10:\u003c\/b\u003e 9811632014\u003cbr\u003e\u003cb\u003eCategorías BISAC:\u003c\/b\u003e\u003cbr\u003e- \u003ca href=\"https:\/\/sureshotbooks-com.myshopify.com\/search?type=product%2Carticle%2Cpage\u0026amp;q=CAT-TEC\"\u003eTecnología e ingeniería\u003c\/a\u003e | \u003ca href=\"https:\/\/sureshotbooks-com.myshopify.com\/search?type=product%2Carticle%2Cpage\u0026amp;q=BISAC-TEC008010\"\u003eElectrónica | Circuitos | General\u003c\/a\u003e\u003cbr\u003e- \u003ca href=\"https:\/\/sureshotbooks-com.myshopify.com\/search?type=product%2Carticle%2Cpage\u0026amp;q=CAT-COM\"\u003eInformática\u003c\/a\u003e | \u003ca href=\"https:\/\/sureshotbooks-com.myshopify.com\/search?type=product%2Carticle%2Cpage\u0026amp;q=BISAC-COM036000\"\u003eDiseño lógico\u003c\/a\u003e\u003cbr\u003e\u003cbr\u003e\u003cp\u003e\u003cb\u003eAcerca del Autor\u003c\/b\u003e\u003cbr\u003e\u003c\/p\u003e\u003cp\u003e\u003cb\u003eVaibbhav Taraate\u003c\/b\u003e es un emprendedor y mentor en \"1 Rupee S T\". Es licenciado en Ingeniería Electrónica por la Universidad de Shivaji, Kolhapur (1995) y recibió una Medalla de Oro por ocupar el primer puesto en todas las ramas de ingeniería. Completó su Maestría en Tecnología (Control y Guiado Aeroespacial) en el Instituto Indio de Tecnología (IIT) Bombay, India, en 1999. Tiene más de 18 años de experiencia en diseño ASIC y FPGA semi-personalizado, principalmente utilizando lenguajes HDL como Verilog, VHDL y SystemVerilog. Ha trabajado con corporaciones multinacionales como consultor, ingeniero de diseño senior y gerente técnico. Sus áreas de especialización incluyen diseño RTL usando VHDL, diseño RTL usando Verilog, diseño complejo basado en FPGA, diseño de baja potencia, síntesis y optimización, análisis de temporización estática, diseño de sistemas usando microprocesadores, diseños VLSI de alta velocidad y diseño de arquitectura de SOCs complejos.\u003c\/p\u003e","brand":"Springer","offers":[{"title":"Default Title","offer_id":44585475834093,"sku":"9789811632013","price":149.98,"currency_code":"USD","in_stock":true}],"thumbnail_url":"\/\/cdn.shopify.com\/s\/files\/1\/0550\/8097\/6621\/products\/img_027b18d2-1897-4423-ad23-41ab21200d73.jpg?v=1702163268","url":"https:\/\/sureshotbooks.com\/es\/products\/digital-logic-design-using-verilog-coding-and-rtl-synthesis-9789811632013","provider":"SureShot Books Publishing LLC","version":"1.0","type":"link"}