Diseño y verificación lógicos usando SystemVerilog (Revisado)

SystemVerilog es un lenguaje de descripción de hardware que permite a los diseñadores trabajar en los niveles superiores de abstracciones de diseño lógico que coinciden con la creciente complejidad de los diseños actuales de circuitos integrados y matrices de puertas programables en campo (FPGA). La mayor parte del libro asume un conocimiento básico en diseño lógico y conceptos de programación de software. Está dirigido a: -estudiantes que actualmente cursan una asignatura introductoria de diseño lógico que también enseña SystemVerilog, -diseñadores que desean actualizar sus habilidades de Verilog o VHDL, y -estudiantes de diseño VLSI y cursos avanzados de diseño lógico que incluyen verificación así como temas de diseño. El libro comienza con una introducción tutorial sobre lenguajes de descripción de hardware y simulación. Continúa con los temas de diseño de transferencia de registro de diseño combinacional y de máquinas de estados finitos (FSM) - estos reflejan los temas de los cursos introductorios de diseño lógico. El libro cubre el diseño de diseños FSM-datapath y sus interfaces, incluidas las interfaces SystemVerilog. Luego cubre los temas más avanzados de escritura de bancos de pruebas, incluido el uso de aserciones y cobertura funcional. Un índice completo proporciona un fácil acceso a los temas del libro. El objetivo del libro es introducir el amplio espectro de características del lenguaje de una manera que complementa los cursos de diseño y verificación lógicos introductorios y avanzados, y luego proporciona una base para un aprendizaje posterior. Las soluciones a los problemas al final de los capítulos y las copias de texto de los ejemplos de SystemVerilog están disponibles del autor como se describe en el Prefacio.

Autor: Donald Thomas
Editorial: Createspace Independent Publishing Platform
Publicado: 01/03/2016
Páginas: 336
Tipo de encuadernación: Tapa blanda
Peso: 1.32 libras
Tamaño: 9.69h x 7.44w x 0.70d
ISBN13: 9781523364022
ISBN10: 1523364025
Categorías BISAC:
- Informática | Diseño Lógico

Acerca del autor
Donald Thomas es Profesor Emérito de Ingeniería Eléctrica y Computación en la Universidad Carnegie Mellon, donde ha enseñado diseño lógico, diseño a nivel RT, lenguajes de diseño (Verilog y SystemVerilog), verificación y algoritmos de diseño asistido por computadora para el diseño de circuitos y sistemas integrados.

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