Modelado RTL con SystemVerilog para Simulación y Síntesis: Uso de SystemVerilog para Diseño ASIC y FPGA

Este libro es tanto un tutorial como una referencia para ingenieros que utilizan el Lenguaje de Descripción de Hardware (HDL) SystemVerilog para diseñar ASICs y FPGAs. El libro muestra cómo escribir modelos SystemVerilog en el Nivel de Transferencia de Registro (RTL) que simulen y sinteticen correctamente, con un enfoque en los estilos de codificación adecuados y las mejores prácticas. SystemVerilog es la última generación del lenguaje Verilog original, y añade muchas capacidades importantes para modelar de manera eficiente y precisa diseños cada vez más complejos. Este libro refleja los estándares SystemVerilog-2012/2017. Este libro es para ingenieros que ya conocen, o que están aprendiendo, ingeniería de diseño digital. El libro no presenta la teoría del diseño digital; muestra cómo aplicar esa teoría para escribir modelos RTL que simulen y sinteticen correctamente. El creador del lenguaje Verilog original, Phil Moorby, dice sobre este libro (un extracto del Prólogo del libro): "Muchos libros de texto publicados sobre el lado del diseño de SystemVerilog asumen que el lector está familiarizado con Verilog, y simplemente explican las nuevas extensiones. Es hora de dejar atrás los peldaños y enseñar un lenguaje único, consistente y conciso en un solo libro, y quizás ni siquiera referirse a las viejas formas en absoluto. Si usted es un diseñador de sistemas digitales, o un ingeniero de verificación que busca errores en estos diseños, entonces SystemVerilog le proporcionará beneficios significativos, y este libro es un excelente lugar para aprender los aspectos de diseño de SystemVerilog."

Autor: Stuart Sutherland
Editorial: Createspace Independent Publishing Platform
Publicado: 10/06/2017
Páginas: 488
Tipo de encuadernación: Tapa blanda
Peso: 1.42lbs
Tamaño: 9.00h x 6.00w x 0.98d
ISBN13: 9781546776345
ISBN10: 1546776346
Categorías BISAC:
- Tecnología e Ingeniería | Electrónica | Digital

Sobre el Autor
Stuart Sutherland ofrece talleres de capacitación expertos en SystemVerilog y servicios de consultoría. Stuart tiene más de 30 años de experiencia con Verilog y SystemVerilog. Ha sido editor técnico de cada versión de los Manuales de Referencia del Lenguaje (LRM) IEEE Verilog y SystemVerilog. Stuart fundó Sutherland HDL, Inc. en 1992, ubicada en Tualatin, Oregón, EE. UU. Stuart ha sido autor y coautor de numerosos artículos sobre estos lenguajes (disponibles en www.sutherland-hdl.com). Ha escrito los libros: "The Verilog PLI Handbook", "Verilog-2001: A Guide to the New Features of the Verilog HDL", y "SystemVerilog for Design: A Guide to Using the SystemVerilog Enhancements to Verilog for Hardware Design" (coescrito con Simon Davidmann y Peter Flake), y "Verilog and SystemVerilog Gotchas: 101 Common Coding Errors and How to Avoid Them" (coescrito con Don Mills)". Stuart tiene una licenciatura en Ciencias de la Computación con énfasis en Tecnología de Ingeniería Electrónica de la Weber State University (Ogden, Utah) y Franklin Pierce College (Nashua, New Hampshire), y una maestría en Educación con énfasis en el desarrollo de cursos de eLearning de Northcentral University (Prescott, Arizona).

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